在工藝技術(shù)層面上，一個(gè)N7+節(jié)點(diǎn)中可輸出一個(gè)定制芯片，N7+節(jié)點(diǎn)可在多達(dá)4個(gè)疊層上使用EUV(極紫外光刻)，而能在多達(dá)14個(gè)疊層使用EUV的5nm工藝將于明年4月開始風(fēng)險(xiǎn)性試產(chǎn)，采用EUV的目的是通過減少先進(jìn)芯片設(shè)計(jì)所需的掩膜(mask)數(shù)量來節(jié)約成本。

臺(tái)積電表示，基于對(duì)5nm工藝生產(chǎn)的Arm A72芯片測(cè)試，其速度提升14.7%到17.7%，而面積縮小1.8到1.86倍。同時(shí)，N7+節(jié)點(diǎn)的閘極密度增加 20%，功耗減少6%到12%，而對(duì)速度上的變化臺(tái)積電并未說明。

N5節(jié)點(diǎn)的芯片設(shè)計(jì)目前可以啟動(dòng)，但大多數(shù)EDA(電子設(shè)計(jì)自動(dòng)化)工具需要到今年11月份才能升級(jí)為0.9版本并進(jìn)入準(zhǔn)備狀態(tài)。另外，雖然臺(tái)積電的許多基礎(chǔ)IP模塊已經(jīng)為N5準(zhǔn)備就緒，但其他部分包括PCIe Gen 4與USB 3.1需要等到明年6月份才能做好準(zhǔn)備。

N7+節(jié)點(diǎn)具備更緊密的金屬間距和能有效降低動(dòng)態(tài)耗電量的單翼庫(kù)(single-fin library)，此工藝將于明年4月份應(yīng)用到車用芯片設(shè)計(jì)中。臺(tái)積設(shè)計(jì)暨技術(shù)平臺(tái)副總經(jīng)理侯永清表示，N7+將提供與N7幾乎相同的模擬性能(analog performance)。

據(jù)臺(tái)積電稱，N7的晶體管密度是Foundry 40nm節(jié)點(diǎn)的16.8倍。然而值得注意的是，其成本也隨之增加。相關(guān)業(yè)內(nèi)消息表示，N5設(shè)計(jì)總成本包括勞動(dòng)力和授權(quán)費(fèi)在內(nèi)高達(dá)2億到2.5億美元，相比目前7nm芯片工藝1.5億的成本高出許多，這使得對(duì)摩爾定律的追求限制在富裕消費(fèi)群體。