半導(dǎo)體設(shè)計(jì)公司新思科技 （Synopsys） 17 日宣布，將與晶圓代工龍頭臺(tái)積電合作推出針對(duì)高效能運(yùn)算 （High Performance Compute） 平臺(tái)的創(chuàng)新技術(shù)，而這些新技術(shù)是由新思科技與臺(tái)積電合作的 7 納米制程 Galaxy 設(shè)計(jì)平臺(tái)的工具所提供。

據(jù)了解，此次兩家公司共同開(kāi)發(fā)的技術(shù)包括：渠道銅柱 （via pillar） 、多源樹(shù)合成 （TCS） 和混合時(shí)脈網(wǎng)格 （clock mesh） ，以及可配合關(guān)鍵網(wǎng) （critical net） 上阻力及電阻的自動(dòng)化匯流排繞線 ( automated bus routing) 等功能。在這些新科技的支持下，臺(tái)積電與新思科技將可幫助芯片設(shè)計(jì)人員，針對(duì) 7 納米制程進(jìn)行先進(jìn)的高效能設(shè)計(jì)。

渠道銅柱技術(shù)是一種透過(guò)減少渠道電阻與提升電子遷移 （electromigration） 的強(qiáng)度，來(lái)提高效能的新技術(shù)。Design Compiler Graphical 和 IC Compiler II 已將渠道銅柱無(wú)縫融入其流程中，包括：在電路網(wǎng)表中插入渠道銅柱、在虛擬繞線圖中模擬渠道銅柱、渠道銅柱的合理擺置 （legalized placement），以及支持渠道銅柱的細(xì)部繞線、萃取 （extraction） 和時(shí)序。

IC Compiler II 的多源 CTS 和混合時(shí)脈網(wǎng)格在關(guān)鍵網(wǎng)上插入渠道銅柱之后，全域 （global） 與細(xì)部繞線再調(diào)整訊號(hào)繞線，以插置渠道銅柱。IC Compiler II 可打造出具高客制化網(wǎng)格的低偏差與高效能的時(shí)脈設(shè)計(jì)，以及針對(duì)時(shí)脈進(jìn)行自動(dòng) H 樹(shù)建置 (H-tree creation) 。此外，IC Compiler II 也可搭配關(guān)鍵網(wǎng)的阻力及電阻，進(jìn)行自動(dòng)化的匯流排繞線，并且支持非預(yù)設(shè) （non-default） 繞線和允許使用者設(shè)定層寬度 (layer width) 和間距 (spacing) 。

新思科技設(shè)計(jì)事業(yè)群產(chǎn)品營(yíng)銷副總裁 Bijan Kiani 表示，新思科技在設(shè)計(jì)前段 (front-end) 到實(shí)體實(shí)作 (physical implementation) 的流程具備整合而專業(yè)的技術(shù)，而結(jié)合臺(tái)積電的頂尖制程科技，開(kāi)發(fā)出輔助高效能設(shè)計(jì)的創(chuàng)新技術(shù)。借由這些創(chuàng)新技術(shù)，我們的共同客戶將可創(chuàng)造最先進(jìn)的高效能設(shè)計(jì)。

臺(tái)積電設(shè)計(jì)基礎(chǔ)架構(gòu)營(yíng)銷事業(yè)部資深協(xié)理 Suk Lee 指出，臺(tái)積電致力于協(xié)助半導(dǎo)體設(shè)計(jì)人員運(yùn)用最新的制程科技來(lái)打造最快速的芯片，以符合現(xiàn)代芯片設(shè)計(jì)的高效能要求。因此，臺(tái)積電與新思科技密切合作，共同針對(duì)臺(tái)積電的 HPC 平臺(tái)推出 ASIC-based 的設(shè)計(jì)流程 (design flow) 及方法論 (methodology) 。