利用Haralampos（Haris）Pozidis博士在IBM的非易失性存儲器研究成果，IBM公司日前在IEEE國際存儲器研討會上披露了一整套技術(shù)細(xì)節(jié)，據(jù)稱已經(jīng)成功立足高溫環(huán)境在4Mcell（相當(dāng)于32 Mbit）相變存儲器（簡稱PCM）陣列內(nèi)實現(xiàn)可靠的三層單元存儲效果，且其使用壽命周期可達(dá)100萬次。

可以說IBM公司在三層單元PCM領(lǐng)域的成就、突破乃至發(fā)展轉(zhuǎn)折點將成為重要的技術(shù)里程碑，意味著PCM將帶來幾乎無窮的可能性。

圖一：（a）PCM顯示出8層特性，圖中曲線則為eM指標(biāo)度量感線（黑色）；（b）圖中所示變化為各層在編程后70秒到10天間的實際效果；（c）各層感線變化為25攝氏度到75攝氏度間的測量結(jié)果。

這意味著現(xiàn)在我們可以將三層單元PCM-MLC放置在尺寸約等于3D堆疊單層單元PCM的面積之上，從而進(jìn)一步實現(xiàn)存儲級內(nèi)存（簡稱SCM）等應(yīng)用方式與解決方案。值得強(qiáng)調(diào)的是，MLC閃存存儲器屬于單bit設(shè)備的衍生產(chǎn)物，而非并行開發(fā)成果。

　　Haris Pozidis博士，IBM公非易失性存儲器司蘇黎士研究部門經(jīng)理。

圖一（a）所示為PCM單元所能實現(xiàn)的八種獨立電阻狀態(tài)。要對這些電阻狀態(tài)加以利用，技術(shù)人員需要應(yīng)對圖一（b）中的問題并在圖一（c）設(shè)定的溫度條件下正常起效。IBM公司在解決這些問題中獲得的成果可以總結(jié)為三大關(guān)鍵性創(chuàng)新方案：一組位移免疫型單元狀態(tài)指標(biāo)、一組位移容錯編碼以及一套檢測方案。

過去，IBM公司曾經(jīng)發(fā)布過該團(tuán)隊的技術(shù)開發(fā)進(jìn)展，其利用一系列技術(shù)手段對PCM面臨的問題加以解決。具體來講，最大的難題源自位移、溫度變化以及寫入/擦除生命周期。而這也是藍(lán)色巨人第一次在單一三層單元解決方案中對這些難題同時進(jìn)行解決。IBM公司的科學(xué)家們現(xiàn)在設(shè)定了獨立PCM運作與混合應(yīng)用兩類構(gòu)想，其中后者旨在將PCM與閃存加以結(jié)合，而PCM則充當(dāng)速度極快的緩存機(jī)制。

IBM Research 的相變存儲器（簡稱PCM）單元芯片（上圖所示），用于演示PCM如何以可靠方式實現(xiàn)三層單元數(shù)據(jù)存儲。IBM方面表示：“PCM不會在斷電后造成數(shù)據(jù)丟失，這一點與DRAM不同，而且該項技術(shù)擁有至少1000萬次寫入壽命周期，遠(yuǎn)高于目前常見U盤的最高3000次寫入周期。”

我就多層PCM與堆疊式3D交叉點單層單元存儲器間的幾項重要指標(biāo)向Haris Pozidis進(jìn)行了求證：

“3D交叉點技術(shù)基于存儲器單元與二極管的堆疊設(shè)計。這類方案的主要問題在于生產(chǎn)效率低下，即設(shè)備的整體產(chǎn)量受限于每一單層的生產(chǎn)能力。在另一方面，MLC/TLC（單層）技術(shù)則不會受到這方面問題的影響。多bit技術(shù)的另一大優(yōu)勢在于，三層單元實現(xiàn)的容量能夠?qū)⒚縝it存儲成本削減至三分之一（理論上），而3D交叉點技術(shù)采用的雙層技術(shù)則只能將每bit存儲成本削減至二分之一。從理論上講，為了實現(xiàn)對等的每bit存儲成本，3DXP技術(shù)需要進(jìn)行三層堆疊，但這又會進(jìn)一步加劇之前提到的產(chǎn)能受限問題。”

為了在兩方面皆取得最佳效果，我詢問Haris是否有可能以3D堆疊結(jié)構(gòu)構(gòu)建三層單元或者多bit PCM。

“是的，從理論上講確實可行。為了在TLC層中進(jìn)行編程，技術(shù)人員需要能夠執(zhí)行迭代式編程與驗證步驟，而這些編程步驟同時也需要能夠控制流經(jīng)單元的電流。這些在堆疊式結(jié)構(gòu)當(dāng)中并不是問題，因為其中會利用某種形式的二極管進(jìn)行元件訪問。驗證步驟同樣可以實現(xiàn)，但需要強(qiáng)調(diào)的是，其需要提供一種相對準(zhǔn)確的單元狀態(tài)測量方式，即無法單純使用簡單的填制閾值機(jī)制；對于二層單元結(jié)構(gòu)來講，其需要設(shè)置至少3個閾值，在TLC中則需要7個閾值。”

IBM公司所演示的多bit PCM芯片原型方案意味著，藍(lán)色巨人已經(jīng)成功在4-bank交叉架構(gòu)當(dāng)中實現(xiàn)了2 x 2 Mcell陣列。該存儲器陣列尺寸為2 x 1000 微米 x 800微米。各PCM單元被整合至采用90納米CMOS技術(shù)的原型芯片當(dāng)中。此次公布的細(xì)節(jié)信息主要立足于完整陣列內(nèi)的64Kcell子集。

適應(yīng)感應(yīng)級別

盡管過去已經(jīng)有多個團(tuán)隊演示過PCM單元實現(xiàn)多層存儲的能力，甚至曾經(jīng)出現(xiàn)過高達(dá)100層結(jié)構(gòu)，但相關(guān)成果往往由于實現(xiàn)條件過于苛刻而無法在真實世界中進(jìn)行商業(yè)推廣。由位移引發(fā)的高電阻狀態(tài)不穩(wěn)定令制造材料成為最大的難題。具體來講，所謂位移效應(yīng)是指MLC設(shè)備在某一級別進(jìn)行編程后，可能會位移至更高級別并由此導(dǎo)致讀取結(jié)果出錯。第二項難題則在于設(shè)備中的單一級別集合會隨時間推移而發(fā)生擴(kuò)展。第三項難題在于電導(dǎo)率——即與位移類似的電阻值浮動——可能與溫度存在反相關(guān)性。

　　IBM公司科學(xué)家Nikolaos Papndreou手持PCM芯片在放大鏡下展示。

為了解決這些問題，IBM公司開發(fā)出一項新型指標(biāo)以測量單元級別。這項指標(biāo)被稱為eM，目前已經(jīng)被應(yīng)用于三層單元（相當(dāng)于8級別）解決方案當(dāng)中。其最初公布于二層單元機(jī)制內(nèi)，用于以非線性方式隨時間推移讀取電流，如圖一所示，同時利用時鐘計數(shù)作為感量。

這項“eM”指標(biāo)攻克了上述難題，同時解決了早期MLC指標(biāo)——即R與M指標(biāo)——的局限，且能夠同時處理處于高電阻與低電阻狀態(tài)的多個單元。

這套解決方案的下一層面針對位移與溫度變更造成的阻值影響，二者可謂將其投入實際應(yīng)用前必須克服的兩大障礙。其概念非常簡單，即在讀取過程中建立多項讀取感應(yīng)等級的直方圖，同時調(diào)整感值等級以確保其最佳定位符合直方圖區(qū)間。這項自適應(yīng)技術(shù)概要如圖二所示。

　　圖二：阻值等級自適應(yīng)方法示意圖。

碼字與碼本

在此次公布的MLC-PCM當(dāng)中，IBM公司已經(jīng)利用自己開發(fā)的一項技術(shù)取代了用戶數(shù)據(jù)碼字。其使用自有數(shù)據(jù)通信機(jī)制，IBM此前曾借此從高噪或衰減信號中提取數(shù)據(jù)。IBM公司的編碼方 案在H Pozidis博士的論文中亦有詳盡說明，其在使用MLC存儲器時會考慮PCM設(shè)備會在溫度變化時表現(xiàn)出同樣的位移或阻值變化方向，從而保證讀取 內(nèi)容的正確性。因此，如果所有碼字始終只包含8套針對每種數(shù)據(jù)類型的4種符號組合，則其應(yīng)該能夠在溫度變化導(dǎo)致位移或變化后繼續(xù)保證讀取正確。

為了理解三層單元存儲器與碼字機(jī)制的使用方式，大家可以參考圖三所示的二層單元（即每單元4種阻值級別）。用戶數(shù)據(jù)中的每24 bit都由編碼器/調(diào)制器將其擴(kuò)展為32 bit等效碼字。每條碼字屬于初始級別矢量0000111122223333的排列之一。每條碼字占用16個MLC存儲單元，即32 bit。

　　圖三：二層單元系統(tǒng)內(nèi)經(jīng)由存儲器的排列調(diào)制數(shù)據(jù)示意圖。

初始矢量能夠提供6300多萬條碼字，而每條碼字使用32 bit（或者該存儲器內(nèi)的16個單元）。每條碼字內(nèi)只包含4個四級別實例，即只能存儲[Log2（6300萬）]或者用戶數(shù)據(jù)內(nèi)的24 bit（最多）內(nèi)容。這意味著用戶數(shù)據(jù)不受限制，且能夠在每個2 bit內(nèi)容納任意數(shù)字、對等級別、組合及碼字。

在簡單的二層單元系統(tǒng)示例當(dāng)中，其實際編碼效率為32/24或者每符號（級別）1.5 bit。如圖二所示，存儲器讀取到的級別數(shù)據(jù)受到了位移與信噪的影響。由于級別的相對順序始終保持不變，因此可以利用一套排序算法快速確定4個不同級別的 各自位置，并通過枚舉方式提供可能性最高的用戶數(shù)據(jù)流。

盡管IBM公司最新發(fā)布的8級別（三層單元）機(jī)制采用了更為復(fù)雜的碼字計算方式，但其基本原理與二層單 元完全一致。其采用所謂碼聯(lián)機(jī)制（即一組初始向量）。在三層單元存儲器當(dāng)中，其利用長度為32的排列碼配合一條包含4組（每組8級別，即0到7）信息的初 始向量。全部超過單一初始向量的排列亦形成獨立聯(lián)合，其中對用戶數(shù)據(jù)進(jìn)行映射。不過對排列聯(lián)碼的解碼過程較之于單一排列碼本解碼要復(fù)雜得多。（其中單一是 指基于單一初始向量的碼值。）

結(jié)合eM指標(biāo)，級別自適應(yīng)與碼字機(jī)制能夠帶來低于10-4錯誤比率，而在編程完成后的106秒周期后，其錯誤比率仍然只略高于10-4水平。

接下來，利用迭代序列將排列調(diào)制后的數(shù)據(jù)寫入至存儲器內(nèi)——與閃存不同，PCM的每個迭代步驟都可用于增加或者減少單元電阻。每個步驟的具體幅度由實際值與目標(biāo)值間的差值決定。實驗證據(jù)證明，所有單元中有99%能夠在15次迭代步驟以內(nèi)達(dá)到目標(biāo)電阻級別。

IBM方面并沒有公布三層單元原型芯片的讀取訪問時長，不過其提到二層單元陣列為450納秒，而三層單 元的讀取時長基本應(yīng)該保持一致。讀取與寫入時長都將包含對存儲器內(nèi)數(shù)據(jù)執(zhí)行枚舉算法或者將用戶數(shù)據(jù)轉(zhuǎn)換為碼字的過程。另外，寫入時間還將包含設(shè)置目標(biāo)級別 所必需的寫入驗證迭代外加晶體相變時間。

其枚舉算法最多占用32個時鐘周期，再加上設(shè)定級別時所涉及的至少15次單元寫入迭代。由于缺少時鐘速率方面的專業(yè)知識，我們很難就此給出較為準(zhǔn)確的寫入時間或者估計值。不過可以肯定的是，其讀取與寫入操作時長將成為重要的性能指標(biāo)。

此次展示的三單元設(shè)備采用“演示”架構(gòu)，因此我向Pozidis博士求證，IBM公司是否會繼續(xù)使用這套演示架構(gòu)，抑或會進(jìn)一步升級解決方案以實現(xiàn)更具線性的穿孔設(shè)備結(jié)構(gòu)？他的回答是：

“這套解決方案已經(jīng)適用于穿孔設(shè)備結(jié)構(gòu)——我們已經(jīng)在CIC 2015大會上與SK海力士聯(lián)合發(fā)布了相關(guān)論文。”

在硬件分區(qū)迭代方面，迭代驗證寫入控制器預(yù)計將內(nèi)置于芯片當(dāng)中，而IBM公司計劃將排列調(diào)制器/解調(diào)器放置在芯片外的存儲控制器當(dāng)中。這種處理方式的原因之一在于允許用戶選擇其它不同形式的調(diào)制機(jī)制。

我們向Haris博士提出最后一個問題：您（IBM）在三層單元PCM之外還有哪些進(jìn)一步發(fā)展計劃？

“很明顯，我們希望與存儲供應(yīng)商建立合作關(guān)系，從而共同開發(fā)或交付這項技術(shù)的授權(quán)許可。我們認(rèn)為我們已經(jīng)將多bit技術(shù)推向了新的成熟度水平。在將其投入半導(dǎo)體制造環(huán)境下進(jìn)行生產(chǎn)時，其它實際問題當(dāng)然也可能出現(xiàn)，但屆時我們會繼續(xù)想辦法加以解決。”